Белов, А.В. Микроконтроллеры AVR: от азов программирования до создания практических устройств

Шаг 1. Учимся основам цифровой техники 39 установился в единичное состояние. Это означает, что на инверсном выходе триггера ( Q ) присутствует логический ноль. Этот ноль поступает на D -вход. Подадим на вход делителя некоторый цифровой сигнал, такой же, как мы подавали и в предыдущем случае (см. рис. 1.20). По спаду первого входного импульса D -триггер перейдет в нулевое состояние, так как на его D -входе сигнал логического нуля. После этого на инверсном выходе триггера устанавливается логическая единица. Поэтому по спаду следующего входного импульса триггер переключится в единичное состояние. И так далее. Результат работы делителя на D -триггере точцо такой же, как и делителя на JK -триггере, и выходной сигнал нового варианта так же полностью соответствует рис. 1.20. Следует заметить, что в настоящее время JK -триггеры применяются довольно редко. Гораздо большее рас ­ пространение благодаря своей простоте и универсальности получили D -триггеры. Делители широко используются в цифровой технике. Цепочка после ­ довательно соединенных D -триггеров позволяет получить сигналы тре ­ буемой частоты путем деления импульсов задающего генератора. Пример. Соединенные последовательно два делителя позволят получить сиг ­ нал с частотой в четыре раза меньшей, чем входная. Трехкаскадный делитель (три последовательно соединенных D -триггера) дадут деление на восемь. Четыре каскада будут делить на шестнадцать. И так далее. На рис. 1.22 изображена схема четырехкаскадного делителя частоты на D -триггерах. Импульсы тактового генератора поступают на вход пер ­ вого каскада деления. Если частота сигнала на входе равна f, то на выхо ­ дах делителя мы получим сигналы со следующими частотами: Q0 — f/2; QI — f/4; Q2 — f/8; Q3 — f/ 16. Q0 Q1 Q2 Q3 Puc. 1.22. Четырехкаскадный делитель частоты